Miltisim позволяет проводить совместную имитацию SPICE, VHDL, Verilog компонент:
В случае назначения операторы выполняются параллельно:
В языке VHDL в архитектурном теле могут одновременно присутствовать элементы структурного описания и операторы поведенческого моделирования:
Для описания связи с внешним окружением используется декларация Entity:
Для проверки фронта сигнала используется стандартный атрибут:
Изображение компонентов общего назначения можно изменять:
Модель в состоянии точно описать поведение компонентов электронной схемы:
Настройки виртуального осциллографа отличаются от настроек лабораторного осциллографа:
Операторы в архитектурном теле выполняются последовательно:
При работе с унифицированной информацией используют преимущественно семантическое моделирование:
Процесс моделирования схем является циклическим:
Система Multisim позволяет проводить совместную имитацию аналоговых и цифровых электронных устройств:
Слово "signal" служит для декларации входных или выходных сигналов:
Язык VHDL имеет признаки языка высокого уровня:
Язык VHDL можно использовать при синтезе устройств: