На условно-графических обозначениях символы используются для обозначения
На условно-графических обозначениях символы используются для обозначения
Аналитически функция полного дешифратора задается набором ПФ
Асинхронно RS-триггер может быть реализован на
Асинхронные установочные входы триггеров используют для
В накопителе ЗУ емкостью 2 Мбайт можно сохранить информации
Всякий набор унитарного двоичного N-разрядного кода характеризуется
Двоичному коду «0001» на входе шифратора будет соответствовать код на выходе
Двоичному коду «0010» на входе шифратора будет соответствовать код на выходе
Двоичному коду «100» на входе полного дешифратора будет соответствовать код на выходе
Двоичному коду «101» на входе полного дешифратора будет соответствовать код на выходе
Демультиплексор является
Дешифратор является
Дешифратор является неполным, если он выполняет преобразование
Дешифратор является полным, если он выполняет преобразование
Длительность хронирующего импульса в синхронном триггере ограничена условием
Для борьбы с эффектом прозрачности можно использовать
Для операции М2 используют обозначение
Для полного четырехразрядного дешифратора сигнал на выходе №5 (у5) задается как ПФ
Для полного четырехразрядного дешифратора сигнал на выходе №6 (у6) задается как ПФ
Для прямой реализации полного четырехразрядного линейного дешифратора потребуется
Для реализации бинарного счетчика с числом состояний, равным 2012, необходимо триггеров
Для реализации ЗУ типа LIFO можно использовать
Для реализации четырехразрядного регистра необходимо иметь
Достоинством динамического ОЗУ является
Достоинством комбинационного сумматора с параллельным переносом является(ются)
Достоинством комбинационного сумматора с последовательным переносом является(ются)
Достоинством статического ОЗУ является
Достоинством триггеров с динамическим управлением является(ются)
ЗУ емкостью 1 Mбит содержит ЗЯ
ЗУ емкостью 1 Гбит содержит ЗЯ
ЗУ емкостью 1 Кбит содержит ЗЯ
ЗУ емкостью 1 Тбит содержит ЗЯ
Мультиплексор является
На схемах для масочных ПЗУ используют обозначение
На схемах для программируемых ПЗУ используют обозначение
На схемах для репрограммируемых ПЗУ используют обозначение
На схемах ЦУ для обозначения ИС ОЗУ используют обозначение
На схемах ЦУ для обозначения ИС ПЗУ используют обозначение
На условно-графических обозначениях символы CD используются для обозначения
На условно-графических обозначениях символы DС используются для обозначения
На условно-графических обозначениях символы RG используются для обозначения
На условно-графических обозначениях символы SM используются для обозначения
На условно-графических обозначениях символы Т используются для обозначения
Накопитель БИС ПЗУ емкостью 512 Кбайт имеет запоминающих ячеек
Наличие на входах асинхронного RS-триггера сигналов R=0, S=0
Наличие на входах асинхронного RS-триггера сигналов R=0, S=1
Наличие на входах асинхронного RS-триггера сигналов R=1, S=1
Наличие на входах асинхронного RS-триггера сигналов R=1, S=0
Недостатком комбинационного сумматора с параллельным переносом является(ются)
Недостатком комбинационного сумматора с последовательным переносом является(ются)
Операции М2, выраженной в терминах булевой алгебры, соответствует запись
Полный дешифратор преобразует исходный 5-разрядный двоичный код в
При записи в FIFO -ЗУ последовательности операндов А, В, C, D они будут считываться как
При записи в стек последовательности операндов А, В, C, D они будут считываться как
При комбинации сигналов D=0, C=0 на входах синхронного D-триггера он
При комбинации сигналов D=0, C=1 на входах синхронного D-триггера он
При комбинации сигналов D=1, C=0 на входах синхронного D-триггера он
При комбинации сигналов D=1, C=1 на входах синхронного D-триггера он
При комбинации сигналов J=0, К=0, С=0 на входах синхронного RS-триггера он
При комбинации сигналов J=0, К=0, С=1 на входах синхронного RS-триггера он
При комбинации сигналов J=0, К=1, С=0 на входах синхронного RS-триггера он
При комбинации сигналов J=0, К=1, С=1 на входах синхронного RS-триггера он
При комбинации сигналов J=1, К=0, С=0 на входах синхронного RS-триггера он
При комбинации сигналов J=1, К=0, С=1 на входах синхронного RS-триггера он
При комбинации сигналов J=1, К=1, С=0 на входах синхронного RS-триггера он
При комбинации сигналов J=1, К=1, С=1 на входах синхронного RS-триггера он
При комбинации сигналов R=0, S=1, С=0 на входах синхронного RS-триггера он
При комбинации сигналов R=0, S=1, С=1 на входах синхронного RS-триггера он
При комбинации сигналов R=1, S=0, С=0 на входах синхронного RS-триггера он
При комбинации сигналов R=1, S=0, С=1 на входах синхронного RS-триггера он
При комбинации сигналов R=1, S=1, С=0 на входах синхронного RS-триггера он
При комбинации сигналов R=1, S=1, С=1 на входах синхронного RS-триггера он
При комбинации сигналов Т=0, С=0 на входах синхронного Т-триггера он
При комбинации сигналов Т=0, С=1 на входах синхронного Т-триггера он
При комбинации сигналов Т=1, С=0 на входах синхронного Т-триггера он
При комбинации сигналов Т=1, С=1 на входах синхронного Т-триггера он
При наличии на входе демультиплексора логической 1 и адресного кода А=011 на его выходе будет код
При наличии на входе мультиплексора информационного кода Х и адресного кода А=011 на выходе мультиплексора будет значение
При подаче на входы асинхронного RS-триггера сигналов R=0, S=1 на его инверсном выходе
При подаче на входы асинхронного RS-триггера сигналов R=1, S=0 на его инверсном выходе
При поступлении на вход 4-разрядного бинарного суммирующего счетчика, находящегося в состоянии S=1111, счетного импульса x(t)=1 он
При поступлении на вход суммирующего 3-разрядного бинарного вычитающего счетчика, находящегося в состоянии S=101, счетного импульса x(t)=0 он
При поступлении на вход суммирующего 3-разрядного бинарного суммирующего счетчика, находящегося в состоянии S=100, счетного импульса x(t)=0 он
При поступлении на вход суммирующего 4-разрядного бинарного вычитающего счетчика, находящегося в состоянии S=1111, счетного импульса x(t)=1 он перейдет в состояние
Применение буферной памяти позволяет
Произвольную ПФ можно реализовать на базе
Разрядность кода на входе дешифратора
Разрядность кода на входе шифратора
Регистр является
Сумматор является
Счетным триггером называют
Счетчик является
Триггер является
Универсальным триггером называют
Цена по Квайну n-разрядного комбинационного сумматора с параллельным переносом составляет
Цифровой компаратор является
Число состояний 4-разрядного бинарного счетчика равно
Шифратор является